嵌入式根文件系統(tǒng)制作(常見問題詳解)

init 程序?qū)ふ业闹饕募?，最先運行的服務是放在/etc/rc.d 目錄下的文件。在大多數(shù)的linux 發(fā)行版本中，啟動腳本都是位于 /etc/rc.d/init.d中的。這些腳本被用ln 命令連接到 /etc/rc.d/rcn.d 目錄。（這里的n 就是運行級0-6） 三、運行級別的配置 運行級別的配置是在/etc/inittab行內(nèi)進行的，如下所示：12 ： 2 ： wait ： / etc / init.d / rc 2各字段解釋如下：id：runlevels：action：process id：是一個任意指定的四個字符以內(nèi)的序列標號，在本文件內(nèi)必須唯一；使用老版本的libc5（低于5.2.18）或a.out庫編譯出來的sysvinit限制為2字符。注意：像getty之類的登陸進程必須使id字段與tty編號一致，如tty1需要id=1，許多老版本的登陸進程都遵循這種規(guī)則。 runlevels：表示這一行適用于運行那個/些級別（這里是2，可以有多個，表示在相應的運行級均需要運行）；另外sysinit、boot、bootwait這三個進程會忽略這個設(shè)置值。 action：

FPGA 時序收斂

使其每一輪都會在工具鏈中產(chǎn)生不同的結(jié)果。為了更好、更快地完成時序收斂，我們來進一步探討如何消除這些差異。 i/o 單元結(jié)構(gòu) 所有 fpga 都具有可實現(xiàn)高度定制的 i/o 引腳。定制會影響到時序、驅(qū)動強度、終端以及許多其它方面。如果您未明確定義 i/o 單元結(jié)構(gòu)，則您的工具鏈往往會采用您預期或者不希望采用的默認結(jié)構(gòu)。如下 vhdl 代碼的目的是采用“sda: inout std_logic;”聲明創(chuàng)建一個稱為 sda 的雙向 i/o 緩沖器。 tri_state_proc : process (sys_clk) begin if rising_edge(sys_clk) then if (enable_in = ‘1’) then sda <= data_in; else data_out <= sda; sda <= ‘z’; end if; end if; end process tri_state_proc; 圖1 – fpga 編輯器視圖顯示了部分雙向i/o散布在i/o緩沖器之外。 當

基于CPLD的CCD驅(qū)動電路自動增益調(diào)整

峰值的范圍。 本設(shè)計應用的ccd器件為tcd1201d，采用二相驅(qū)動脈沖工作，驅(qū)動電路要產(chǎn)生六路工作脈沖，其中五路用作ccd提供工作脈沖，分別為幀轉(zhuǎn)移脈沖sh、電荷轉(zhuǎn)移脈沖t1、t2、復位脈沖rs、補償脈沖bt；另一路為單元轉(zhuǎn)移脈沖sp。此六路脈沖由cpld中的driver部分產(chǎn)生，此部分可用硬件描述語言vhdl進行設(shè)計。 產(chǎn)生補償脈沖bt和單元轉(zhuǎn)移脈沖sp時，由于bt占空比為2：1，因此應對輸入的時鐘脈沖三分頻，低電平占時鐘脈沖一個周期，高電平占時鐘脈沖兩個周期，其具體的程序部分如下：process（clk） begin if（clk’event and clk＝‘1’）then counter1＜＝counter1＋1；if counter1＝2 thenmbt＜＝‘0’；counter1＜＝0； else mbt＜＝‘1’；end if；end if；bt＜＝mbt；sp＜＝mbt and（not msh2）；end process； 該器件有2048位有效像元，工作時還要有46位啞像元輸出，一個掃描周期至少應有2094個像元時鐘周期，由于該器件兩并行輸出，因此,一個幀轉(zhuǎn)移周期內(nèi)的t

簡述FPGA系統(tǒng)的仿真和測試

臺所包含的部分，典型的測試平臺將包括測試結(jié)果和錯誤報告結(jié)果。 （1）產(chǎn)生時鐘信號 -- declare a clock period constant. constant clockperiod : time := 10 ns; -- clock generation method 1: clock <= not clock after clockperiod / 2; -- clock generation method 2: generate clock: process begin wait for （clockperiod / 2） clock <= '1'; wait for （clockperiod / 2） clock <= '0'; end process; （2）提供仿真信號 提供仿真信號可以有兩種方法：絕對時間仿真和相對時間仿真。在絕對時間仿真方法中，仿真時間只是相對于零時刻的仿真時間。在相對時間仿真方法中，仿真的時間首先提供一個初值，在后繼的時間設(shè)置中相對于該初始時間進行事件動作。 絕對時間仿真：

FORK（）函數(shù)的理解

d_t pid; int count=0; pid = fork(); printf( "this is first time, pid = %d\n", pid ); printf( "this is second time, pid = %d\n", pid ); count++; printf( "count = %d\n", count ); if ( pid>0 ) { printf( "this is the parent process,the child has the pid:%d\n", pid ); } else if ( !pid ) { printf( "this is the child process.\n") } else { printf( "fork failed.\n" ); } printf( "this is third time, pid = %d\n", pid ); printf( "this is fouth time, pi

兩個Process中對同一個信號賦值

VHDL中,在兩個Process中對同一個信號賦值,要做那些事情？

對兩個PROCESS問題，可以用中間信號作傳遞完成：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.al...

過程控制(Process Control)

• 連接器（Netlink Connector）及其應用

  ，msg.msg_iov 指向結(jié)構(gòu)為 struct iovec 的數(shù)組開始位置，對于這里的情況，它只包含了一個元素，因此 msg.msg_iovlen 設(shè)置為 1，如果有多個消息，該字段應該設(shè)置為實際的消息數(shù)，當然那時 iov 應當是一個多元素的數(shù)組，每一個元素都應當象前面的 iov 結(jié)構(gòu)去設(shè)置。 void sigint_handler(int signo) { change_cn_proc_mode(proc_cn_mcast_ignore); printf("process event: turn off process event listening.n"); close(sd); exit(0); } 這是一個信號處理函數(shù)，它用于在該程序退出時關(guān)閉進程事件的報告。 下面是程序的主體部分。 int main(void) { memset(&sigint_action, 0, sizeof(struct sigaction)); sigint_action.sa_flags = sa_oneshot;

• 基于CPLD的CCD驅(qū)動電路自動增益調(diào)整

  峰值的范圍。 本設(shè)計應用的ccd器件為tcd1201d，采用二相驅(qū)動脈沖工作，驅(qū)動電路要產(chǎn)生六路工作脈沖，其中五路用作ccd提供工作脈沖，分別為幀轉(zhuǎn)移脈沖sh、電荷轉(zhuǎn)移脈沖t1、t2、復位脈沖rs、補償脈沖bt；另一路為單元轉(zhuǎn)移脈沖sp。此六路脈沖由cpld中的driver部分產(chǎn)生，此部分可用硬件描述語言vhdl進行設(shè)計。 產(chǎn)生補償脈沖bt和單元轉(zhuǎn)移脈沖sp時，由于bt占空比為2：1，因此應對輸入的時鐘脈沖三分頻，低電平占時鐘脈沖一個周期，高電平占時鐘脈沖兩個周期，其具體的程序部分如下：process（clk） begin if（clk’event and clk＝‘1’）then counter1＜＝counter1＋1；if counter1＝2 thenmbt＜＝‘0’；counter1＜＝0； else mbt＜＝‘1’；end if；end if；bt＜＝mbt；sp＜＝mbt and（not msh2）；end process； 該器件有2048位有效像元，工作時還要有46位啞像元輸出，一個掃描周期至少應有2094個像元時鐘周期，由于該器件兩并行輸出，因此,一個幀轉(zhuǎn)移周期內(nèi)的t

• 電子組裝的IPC標準列表

  裝)的外形輪廓標準 ipc/eia j-std-028 performance standard for construction of flip chip and chip scale bumps 倒裝芯片及芯片級凸塊結(jié)構(gòu)的性能標準 j-std-013 implementation of ball grid array and other high density technology球柵陣列 (bga)及其它高密度封裝技術(shù)的應用 ipc-7095 design and assembly process implementation for bgas球柵陣列的設(shè)計與組裝過程的實施 ipc/eia j-std-032 performance standard for ball grid array ballsbga球形凸點的標準規(guī)范 ipc-mc-790 guidelines for multichip module technology utilization多芯片組件技術(shù)應用導則 ipc-m-108 cleaning guides and handbook manual 清洗導則和手冊

• 線路板PCB加工特殊制程

  1、additive process 加成法 指非導體的基板表面，在另加阻劑的協(xié)助下，以化學銅層進行局部導體線路的直接生長制程(詳見電路板信息雜志第 47 期 p.62)。電路板所用的加成法又可分為全加成、半加成及部份加成等不同方式。 2、backpanels，backplanes 支撐板 是一種厚度較厚(如 0.093",0.125")的電路板，專門用以插接聯(lián)絡其它的板子。其做法是先插入多腳連接器(connector)在緊迫的通孔中，但并不焊錫，而在連接器穿過板子的各導針上，再以繞線方式逐一接線。連接器上又可另行插入一般的電路板。由于這種特殊的板子，其通孔不能焊錫，而是讓孔壁與導針直接卡緊使用，故其品質(zhì)及孔徑要求都特別嚴格，其訂單量又不是很多，一般電路板廠都不愿也不易接這種訂單，在美國幾乎成了一種高品級的專門行業(yè)。 3、build up process 增層法制程 這是一種全新領(lǐng)域的薄形多層板做法，最早啟蒙是源自 ibm 的slc 制程，系于其日本的 yasu 工廠 1989 年開始試產(chǎn)的，該法是以傳統(tǒng)雙面板為基礎(chǔ)，自兩外板面先全面涂布液態(tài)感光前質(zhì)如prob

• 嵌入式系統(tǒng)數(shù)字圖像采集接口電路設(shè)計

  圖像采集接口方法，i/o接口和內(nèi)存直接寫入。在對采集速度要求不高的應用中，i/o接口方法可以簡化接口電路設(shè)計，減少系統(tǒng)資源。對于要求實時進行圖像處理的系統(tǒng)，直接寫入內(nèi)存法可以在不需要處理器干預的情況下，直接將圖像數(shù)據(jù)寫入系統(tǒng)存儲區(qū)內(nèi)，實現(xiàn)高速圖像采集。 關(guān)鍵詞：嵌入式系統(tǒng)，圖像采集，電路設(shè)計 abstract: in this paper, we present two different interfaces between digital a image sensors and a processor for embed systems, i/o mode and dmw (direct memory write) mode. in i/o mode, processor can read image data through i/o port, and the interface is simple. in dmw mode, image data can be write into ram directly while a processor is suspended. key

用LED制作的萬年歷

a(k1)=0aah; if k1=7 then a(8)=0aah; call display; call time(254); call time (254); a(k1)=tem; if k1=7 then a(8)=tem; call display; call time(254); call time(254); call time(254); time1=time1-1; if mk=0 then do;call time(100); /*mod key process*/ time1=30; if mk=0 then do; k1=k1-1; do while k1=0ffh; k1=7; end; end; end; if sk=0 then do;call time(100); /*set key process*/ time1=30; if sk=0 then do; tem=tem+1; tem=dec(tem); do case k1; do while tem=7;/*week*/ tem=0; end;

采用VHDL硬件語言描述自動售貨機的邏輯控制電路

ogic_vector(0 to 1); comb_outputs:out std_logic_vector(0 to 1)); end sellmachine; architecture state of sellmachine is --結(jié)構(gòu)體 type fsm_st is (s0,s1,s2,s3,s4); --狀態(tài)枚舉類型定義 signal current_state,next_state:fsm_st; --狀態(tài)信號的定義 begin reg:process(reset,clk) --時序進程 begin if reset='1' then current_state<=s0; --異步復位 elsif rising_edge(clk) then current_state<=next_state; --狀態(tài)轉(zhuǎn)換 end if; end process; corn:process(current_state,state_inputs) --組合進程 begin case

警報器控制鍵盤電路

q6 to switch off and the relay to drop out. any keys not wired to 'a, b, c, d or e ' are connected to the base of q4 by r9. whenever one of these 'wrong' keys is pressed, q4 takes pin 1 low. this removes the 'enable' from gate 1, and the code entry process fails. if c, d or e is pressed out of sequence, q1, q2 or q3 will also take pin 1 low, with the same result. you can change the code by altering the keypad connections. if you make a mistake entering the code, just start again. if you need a more se

關(guān)于keil c51編譯問題，請教各位前輩

: multiple public definitions symbol: isp_iap_disable module: .\eeprom.obj (eeprom)*** error l104: multiple public definitions symbol: isp_iap_enable module: .\eeprom.obj (eeprom)*** warning l16: uncalled segment, ignored for overlay process segment: ?pr?_byte_read?eeprom*** warning l16: uncalled segment, ignored for overlay process segment: ?pr?_byte_program?eeprom*** warning l16: uncalled segment, ignored for overlay process segment: ?pr?_sequential_write_flash_in_one_sector?

FPGA系統(tǒng)的仿真和測試

行為描述語言進行描述，下表表示了一個測試平臺所包含的部分，典型的測試平臺將包括測試結(jié)果和錯誤報告結(jié)果。（1）產(chǎn)生時鐘信號-- declare a clock period constant.constant clockperiod : time := 10 ns;-- clock generation method 1:clock <= not clock after clockperiod / 2;-- clock generation method 2:generate clock: processbeginwait for (clockperiod / 2)clock <= ’1’;wait for (clockperiod / 2)clock <= ’0’;end process;（2）提供仿真信號提供仿真信號可以有兩種方法：絕對時間仿真和相對時間仿真。在絕對時間仿真方法中，仿真時間只是相對于零時刻的仿真時間。在相對時間仿真方法中，仿真的時間首先提供一個初值，在后繼的時間設(shè)置中相對于該初始時間進行事件動作。絕對時間仿真：mainstimulus: process begin

關(guān)于uclinux中pppd的問題

關(guān)于uclinux中pppd的問題我在s3c44b0 ucliunx中編譯的pppd運行出現(xiàn)如下錯誤：請問這是那方面的錯誤呢？普通的小程序是好用的，式不是ram空間不夠用了呢？# pppd call isp__alloc_pages: 7-order allocation failed (gfp=0x1f0/0)allocation of length 326577 from process 34 failedbuffer memory: 0kbcache memory: 20kbfree pages: 1156kb ( 0kb highmem)zone:dma freepages: 0kbzone:normal freepages: 1156kbzone:highmem freepages: 0kb( active: 0, inactive: 5, free: 289 )= 0kb)17*4kb 12*8kb 10*16kb 6*32kb 2*64kb 2*128kb 1*256kb 0*512kb 0*1024kb 0*2048k

這個data_ready 怎么用的？幫我看看，謝！

vector (7 downto 0) ;signal no_bits_rcvd : unsigned (3 downto 0) ;signal clkdiv : unsigned (3 downto 0) ;signal nrz : std_logic ;signal clk1x : std_logic ;signal sample : std_logic ;begin-- generate two ff register to accept serial manchester data inprocess (rst,clk16x)beginif rst = '1' thenmdi1 <= '0' ;mdi2 <= '0' ;elsif clk16x'event and clk16x = '1' then mdi2 <= mdi1 ;mdi1 <= mdi ;end if ;end process ;-- enable the clock when an edge on mdi is detectedprocess (rst,clk16x,mdi1,mdi2,no_bits

FPGA/CPLD數(shù)字電路設(shè)計經(jīng)驗分享zz

于全局的資源，其扇出能力大，而且在fpga內(nèi)部是直接連接到所有的觸發(fā)器的置位和清零端的，這樣的做法會使芯片的工作可靠、性能穩(wěn)定，而使用普通的io腳則不能保證該性能。在fpga的設(shè)計中，除了從外部管腳引入的全局清除和置位信號外在fpga內(nèi)部邏輯的處理中也經(jīng)常需要產(chǎn)生一些內(nèi)部的清除或置位信號。清除和置位信號要求象對待時鐘那樣小心地考慮它們，因為這些信號對毛刺也是非常敏感的。在同步電路設(shè)計中，有時候可以用同步置位的辦法來替代異步清0。在用硬件描述語言的設(shè)計中可以用如下的方式來描述：異步清0的描述方法：process(rst,clk)beginif rst=’1’ thencount<=(others=>’0’);elsif clk’event and clk=’1’ thencount<=count+1;end if;end process;同步清0的描述方法：processbeginwait until clk’event and clk=’1’;if rst=’1’ thencount<=(others=>’0’);elsecount<=count+1;end if