可以創(chuàng)建一個簡化的系統(tǒng)模型，其中包含 V 或 I 源，以及各種電路元件作為集總參數(shù)模型 (RLC) 來進行節(jié)點分析。最簡單的耦合模型是靜電耦合模型，其中主要耦合元件是電容器?？梢詫﹄姶鸥蓴_進行建模，但考慮到您可能擁有與松散耦合的單匝變壓器等效的模型以及未知的諧振頻率，建模過程要復雜得多。
　　在這種情況下，建議在相關(guān)設(shè)備的輸入端使用干擾源頻率的電壓源對此類情況進行建模，并通過相關(guān)導體上的 V/m 信號強度估算其幅度。電纜電感可能會主導此“源”的輸出阻抗，因此應(yīng)將一個估算值的電感器與此電壓源串聯(lián)。優(yōu)化電路的輸入阻抗，以在空間/成本限制內(nèi)盡可能好地抑制該頻率，同時保持所需的信號帶寬。
　　輸入結(jié)構(gòu)可以根據(jù)數(shù)據(jù)表中所述內(nèi)容進行建模。使用的典型組件是 RLC，但如果需要考慮 RF 整流（對于 DC 敏感輸入），則在電源軌上添加二極管（例如用于內(nèi)部 ESD 抑制）。如果這樣做，您可能還必須輸入電壓源，以便它們的效果僅在特定電壓水平下發(fā)生（添加與二極管串聯(lián)的 DC 電壓源）。邏輯輸入的典型 IC 輸入結(jié)構(gòu)具有大約 10pf 的信號地電容，但應(yīng)查閱數(shù)據(jù)表以查看是否指定。如果沒有說明輸入阻抗，則必須根據(jù)指定的輸入電壓和漏電流或偏置電流來估算它?！　≌堄涀?，這里的目標不是 1% 的解決方案，而是數(shù)量級優(yōu)化。估計輸入電阻變化為 100K 或 200K 并不重要，因為我們的目標是讓外部偏置網(wǎng)絡(luò)的輸入阻抗盡可能小于 500 歐姆，以降低敏感度。對數(shù)字設(shè)備使用 IBIS 模型是獲得更高輸入/輸出建模保真度的另一種方法，我將在下一篇文章中介紹。

　　圖1  簡化輸入電路
　　變壓器和 DC-DC 轉(zhuǎn)換器（有時帶有變壓器）等設(shè)備將具有從輸入到輸出的寄生電容（對于隔離轉(zhuǎn)換器），并且電容值對于確定是否需要額外措施（如鐵氧體）來控制共模電流非常有用。同樣，如果沒有指定這些參數(shù)，您的選擇是基于類似部件進行估算，或嘗試測量樣本。
　　這些模型還有助于理解隔離電路，以及當泄漏路徑不受控制且完全由制造、環(huán)境或零件變化決定時會發(fā)生什么。雖然我見過一些設(shè)計，它們顯示在變壓器隔離邊界上增加電容，但噪聲建模通常表明這沒有好處。允許更多的射頻電流從一個階段流向另一個階段可能會產(chǎn)生更多的輻射。方法是觀察潛在的泄漏路徑，并嘗試限制電流，和/或嘗試將其分流到參考地、連接的法拉第籠或附近的底盤?！　∑帘蜗到y(tǒng)將利用屏蔽層到導體或?qū)w到導體的電容規(guī)格來構(gòu)建模型。端到端的屏蔽電阻通常建模為 0 歐姆，但如果電路中的其他值低于 10 歐姆，則可以調(diào)整此值。

　　圖2   DC-DC轉(zhuǎn)換器的交流模型
　　噪音明顯，但不太明顯
　　噪聲源有時是此分析中最難確定的。顯而易見的是電路卡組件 (CCA) 或電纜上由時鐘信號驅(qū)動的電路節(jié)點。由于諧波的存在，通常最好將此元件的噪聲源建模為基頻的 5-10 倍，以考慮諧波，從而進行最壞情況分析。數(shù)據(jù)線也可以建模，但建模頻率的選擇可能不太明顯。感興趣的特性是信號傳輸速率[1]，即單位時間內(nèi)狀態(tài)變化的次數(shù)。
　　如果對 115kbaud RS-422 數(shù)據(jù)線進行建模，頻率實際上應(yīng)為 57.5 kHz（方波），因為如果相鄰位為“1”，則位之間沒有狀態(tài)變化。因此，對最高信號速率進行建模將需要交替位模式 (010101)，這將導致波特率減半。然后我們必須考慮諧波，因為方波具有至少 5 倍基波的顯著諧波含量。對更復雜的調(diào)制方案進行建?？赡苄枰煌姆椒?，但對于一階近似，可以假設(shè)一個基本信號。您可以稍微增加頻率；比如 50%，以提供計算的降額因子并考慮此計算中的一些未知數(shù)或精度。　　在某些應(yīng)用中，與交流線路相關(guān)的噪聲源可能非常強。線路頻率通常為 50 或 60Hz。軍事應(yīng)用可能為 400Hz。由于涉及更高的電流，磁耦合可能是一個問題，并且電路耦合可以通過這種方式可視化。這在很多時候都轉(zhuǎn)化為共模問題，因此應(yīng)考慮拓撲結(jié)構(gòu)以查看您的電路是否對此敏感。防止線路頻率耦合問題非常困難；因此，最好通過單點接地和大隔離阻抗來控制噪聲?？梢詫Υ诉M行建模以查看數(shù)字響應(yīng)，和/或幫助可視化最佳連接設(shè)計選擇?？梢酝ㄟ^在連接中串聯(lián)插入變壓器/電壓源來模擬交流線路上的噪聲。

　　圖3   交流線路噪聲
　　直流電源總線作為噪聲源
　　我們討論了明顯的噪聲源（時鐘），但更常見的干擾源是電源軌，因為它們連接到所有 IC?？梢愿鶕?jù)所用的電壓軌或器件類型估算噪聲幅度（表 1）。噪聲源應(yīng)低于表中的目標值，但越低越好。噪聲的影響將根據(jù)直流輸入電平而變化，我們?nèi)绾翁幚硭Q于應(yīng)用，其中一些應(yīng)用會接受偶爾的錯誤輸入；但有些應(yīng)用會失敗并產(chǎn)生更嚴重的后果。
　　如果您已經(jīng)測量了具體數(shù)字，請使用這些值。如前所述，可以使用 BW = 0.35/上升時間作為一階近似值，根據(jù)所涉及芯片的最小上升時間估算出直流電源線上要建模的最大信號頻率。以這些速度切換的設(shè)備會對這些頻率的電源線造成干擾。模擬電源軌的設(shè)計本身就應(yīng)為 50mV 或更低（同樣，該量可能因電源軌的電壓而異）。測量公司內(nèi)部的歷史電路可以提高模擬的準確性。
　　另一個假設(shè)是作者的偏好——使用值作為 PP 噪聲。如果您大量平均信號，您可能更喜歡使用 RMS。但是，如果您針對 PP 噪聲進行設(shè)計，導致 A/D 輸入上只有幾位，則對大量數(shù)字信號處理的需求就會減少。
　　數(shù)字 IC 和模擬 IC 之間存在一個重要區(qū)別。模擬 IC 通常設(shè)計為抑制電源軌上的噪聲，這種抑制會隨著頻率的增加而下降。具有圖騰柱輸出的數(shù)字設(shè)備對電源總線上的任何噪聲的抑制很小或根本沒有。這是信號通過閾值電壓（開關(guān)點）轉(zhuǎn)換時的重要區(qū)別。當上升時間太慢時，過多的高頻噪聲可能會在輸出上產(chǎn)生多次轉(zhuǎn)換、故障或抖動。
　　添加電容可能會使轉(zhuǎn)換速率過慢，從而導致閂鎖或嚴重抖動。如果選擇這種方法，請始終觀察信號的最大上升時間。通常最好先清理電源軌，并確保噪聲在表 1 中列出的值范圍內(nèi)。
　　接地噪聲源
　　接地噪聲很難量化，因為它會因應(yīng)用和電纜長度的不同而有很大差異。為了開始對此類問題進行建模，可視化 RFI 電流路徑有助于優(yōu)化屏蔽、接地連接和鐵氧體放置。儀器柜內(nèi)的接地連接不是這里關(guān)注的問題，盡管對于對低于 10mV 的信號電平敏感的電路來說，這可能是一個問題。這里我們考慮相距幾英尺或更遠的接地連接。這包括兩個可能相互通信但插入不同電源板的設(shè)備。相距不到 10 米的連接可能不會有太大的低頻電壓差 (f
　　超過該距離，可能會出現(xiàn)較大的交流和直流電壓電位，需要隔離，這可以建模。其中一些可能是破壞性的（V>50V），因此標準警告是注意非常遠連接的接地環(huán)路。請注意經(jīng)驗法則，因為較短的運行（　　此類噪聲模型的粗略估計可以從頻率高達 100 MHz 時 1-2 伏 PP 的幅度與 50/60Hz 的電壓源串聯(lián)開始。這里的目標是在給定成本和空間的情況下提供盡可能多的免疫力，而不是特定的衰減量，除非您已經(jīng)對該現(xiàn)象進行了現(xiàn)場測量以測量電壓差和頻譜內(nèi)容。

　　圖 4   地線噪聲建模
　　量化噪聲源幅度
　　為了快速回答“噪聲源是否會影響我的電路？”這個問題，我們需要一種方法來估計大多數(shù)系統(tǒng)可以接受的噪聲源幅度。表 1 提供了基于電路中器件的輸入閾值帶的噪聲幅度的保守指導方針 [4]。
　　這些噪聲目標通常用作給定電源軌上預期情況的指南。由于邏輯設(shè)備不提供任何電源噪聲抑制，因此電源軌噪聲最終會出現(xiàn)在您的信號上。假設(shè)靜態(tài)邏輯信號處于給定邏輯電平的邊際電壓，則添加到此電壓的噪聲將導致其邏輯狀態(tài)（正脈沖或負脈沖）發(fā)生非指令變化。將噪聲幅度保持在設(shè)備輸入范圍的一小部分將使系統(tǒng)更可靠。電源總線上的噪聲水平應(yīng)該是設(shè)計目標，而不僅僅是您在首次構(gòu)建時接受的結(jié)果。
　　就噪聲要求而言，模擬設(shè)備更適合特定應(yīng)用。其中一些設(shè)備具有電源抑制功能，如上所示。比較器的噪聲水平需要低于其電路相關(guān)的滯后，以避免故障。電壓參考噪聲幅度應(yīng)根據(jù) A/D 子系統(tǒng)或其他下游設(shè)備的有效分辨率進行管理。電壓參考還可以指定 PSRR，這將有助于確定電壓軌噪聲目標應(yīng)該是多少才能獲得可接受的輸出噪聲水平。