什么原因?qū)е翪MOS中的閂鎖現(xiàn)象？　　要了解為什么會(huì)發(fā)生閂鎖，請(qǐng)考慮圖 1 中的簡單逆變器。

　　　典型的 CMOS 反相器橫截面，顯示寄生器件?！　》聪嗥饔蓛蓚€(gè) MOS 晶體管組成。還放置了阱和襯底抽頭，用于將阱偏置到 VDD，將襯底偏置到 VSS，并將阱偏置到 VSS。還有寄生雙極管：由 P+/N 阱/P 襯底結(jié)形成的垂直 PNP 器件，以及由橫向 N+/P 襯底/N 阱結(jié)形成的水平 NPN 器件。

　　圖 2 顯示了寄生元件的簡化示意圖。分流電阻 Rwell 和 Rsub 表示從阱抽頭到 PNP 基極以及從基底抽頭到 NPN 基極的有效電阻。
　　為了使電路閂鎖，必須滿足幾個(gè)條件1。
　　Qn 和 Qp 的晶體管電流增益乘積必須大于 1，以使結(jié)構(gòu)保持鎖存狀態(tài)。
　　Qn 和 Qp 的發(fā)射極-基極結(jié)都必須正向偏置才能啟動(dòng)和維持閂鎖。
　　電源必須能夠維持鎖存時(shí)所吸收的電源電流（保持電流）和電源電壓（保持電壓）。
　　上述 CMOS 反相器布局中的寄生器件的簡化示意圖。
　　已證明保持電流2強(qiáng)烈依賴于 Rwell 和 Rsub。物理原因很明顯：較低的 Rwell 或 Rsub 意味著必須流過更高的電流才能保持基極-發(fā)射極結(jié)上的正向偏置。請(qǐng)注意，圖 1 表示“強(qiáng)”布局，因?yàn)橐r底和阱抽頭位于器件之間；如果它們位于器件的另一側(cè)，則 Rwell 和 Rsub 將增加，電路將變得更加敏感。
　　如何避免 CMOS 中的閂鎖效應(yīng)
　　有幾種方法可以減少閂鎖的可能性：
　　降低寄生器件的 beta 值。實(shí)際上，這可以通過增加器件之間的間距來實(shí)現(xiàn)，從而增加橫向器件的寬度。然而，這種增加的間距會(huì)降低封裝密度。
　　增加阱和襯底摻雜濃度以降低 Rwell 和 Rsub。例如使用逆向摻雜阱。
　　提供替代的（或更好的）少數(shù)載流子收集器。例如在設(shè)備周圍使用保護(hù)環(huán)?！　?shí)際上，可以采用多種工藝技術(shù)和布局技術(shù)，例如適當(dāng)提供阱/基板抽頭和/或保護(hù)環(huán)。

　　　通過自動(dòng)布局生成工具實(shí)現(xiàn)的保護(hù)環(huán)實(shí)現(xiàn)。
　　圖 3 顯示了圍繞公共質(zhì)心設(shè)備的典型保護(hù)環(huán)實(shí)現(xiàn)。使用約束自動(dòng)生成保護(hù)環(huán)可以快速可靠地生成保護(hù)環(huán)。