待機(jī)功耗是電源設(shè)計(jì)中不可忽視的指標(biāo)，指設(shè)備處于待機(jī)狀態(tài)（未執(zhí)行功能，但保持供電就緒）時(shí)的功率損耗。無(wú)論是工業(yè)控制、消費(fèi)電子、物聯(lián)網(wǎng)終端還是車載設(shè)備，待機(jī)功耗過(guò)高不僅會(huì)增加能耗、提升使用成本，還可能不符合行業(yè)能效標(biāo)準(zhǔn)（如ERP、DoE），甚至加速電源器件老化。本文梳理7種簡(jiǎn)單有效、可直接落地的降低待機(jī)功耗方法，結(jié)合電源設(shè)計(jì)實(shí)操場(chǎng)景，助力工程師優(yōu)化設(shè)計(jì)，實(shí)現(xiàn)能效與可靠性的雙重提升。
　　待機(jī)功耗的來(lái)源主要包括：電源芯片自身靜態(tài)損耗、外圍器件泄漏損耗、開(kāi)關(guān)損耗、反饋回路損耗四大類，以下方法針對(duì)性解決各類損耗，兼顧實(shí)用性與設(shè)計(jì)難度，適配不同層級(jí)工程師參考。
　　一、選用低靜態(tài)電流電源芯片（直接高效）
　　電源芯片（如DC-DC、LDO）的靜態(tài)電流（Iq）是待機(jī)功耗的主要來(lái)源之一，尤其是小功率待機(jī)場(chǎng)景，靜態(tài)電流占比可達(dá)待機(jī)功耗的60%以上。選用低Iq電源芯片，能從源頭降低損耗，是無(wú)需復(fù)雜設(shè)計(jì)、性價(jià)比的方法。
　　實(shí)操要點(diǎn)：常規(guī)待機(jī)場(chǎng)景選用Iq≤10μA的DC-DC芯片，物聯(lián)網(wǎng)等低功耗場(chǎng)景選用Iq≤1μA的型號(hào)；優(yōu)先選用集成待機(jī)模式的芯片，待機(jī)時(shí)自動(dòng)切換至低功耗模式，降低芯片內(nèi)部電路損耗；避免選用高性能但高靜態(tài)電流的芯片，按需匹配即可。
　　二、優(yōu)化開(kāi)關(guān)頻率，平衡損耗與性能
　　開(kāi)關(guān)電源的開(kāi)關(guān)損耗（導(dǎo)通損耗+關(guān)斷損耗）在待機(jī)時(shí)占比顯著，開(kāi)關(guān)頻率越高，開(kāi)關(guān)損耗越大，待機(jī)功耗越高。待機(jī)狀態(tài)下，設(shè)備無(wú)需高功率輸出，可通過(guò)降低開(kāi)關(guān)頻率，減少開(kāi)關(guān)損耗，實(shí)現(xiàn)功耗優(yōu)化。
　　實(shí)操要點(diǎn)：設(shè)計(jì)可調(diào)節(jié)開(kāi)關(guān)頻率的電路，待機(jī)時(shí)將頻率降至100kHz以下（常規(guī)工作頻率可設(shè)為100kHz~1MHz）；選用支持頻率自動(dòng)調(diào)節(jié)的電源芯片，無(wú)需額外設(shè)計(jì)控制電路，芯片可根據(jù)負(fù)載變化自動(dòng)切換頻率，待機(jī)時(shí)自動(dòng)降頻；注意降頻后需優(yōu)化電感、電容參數(shù)，避免輸出紋波超標(biāo)。
　　三、采用脈沖跳躍模式（PSM）或間歇模式
　　脈沖跳躍模式（PSM）又稱間歇導(dǎo)通模式，是專為低負(fù)載、待機(jī)場(chǎng)景設(shè)計(jì)的工作模式，是通過(guò)“間歇供電”減少損耗：待機(jī)時(shí)，電源芯片并非持續(xù)開(kāi)關(guān)，而是間隔一定時(shí)間導(dǎo)通，為輸出電容充電，充電完成后進(jìn)入休眠狀態(tài)，循環(huán)往復(fù)。
　　實(shí)操要點(diǎn)：優(yōu)先選用支持PSM模式的DC-DC芯片，待機(jī)時(shí)自動(dòng)進(jìn)入該模式，可將待機(jī)功耗降至10mW以下；合理設(shè)置PSM模式的閾值電流，確保待機(jī)時(shí)穩(wěn)定進(jìn)入間歇模式，避免頻繁切換導(dǎo)致紋波異常；物聯(lián)網(wǎng)、電池供電設(shè)備優(yōu)先采用此方法，兼顧低功耗與供電就緒狀態(tài)。
　　四、優(yōu)化反饋回路，降低回路損耗
　　電源反饋回路的作用是穩(wěn)定輸出電壓，但其自身存在一定的損耗，尤其是待機(jī)時(shí)，反饋回路持續(xù)工作，損耗占比不容忽視。通過(guò)優(yōu)化反饋回路設(shè)計(jì)，可有效降低這類損耗。
　　實(shí)操要點(diǎn)：選用高輸入阻抗的反饋電阻，減少反饋回路的電流損耗，常規(guī)選用100kΩ~1MΩ的電阻；避免反饋回路中使用額外的有源器件（如運(yùn)放），若需精準(zhǔn)反饋，選用低功耗運(yùn)放；優(yōu)化反饋布線，縮短布線長(zhǎng)度，減少寄生參數(shù)導(dǎo)致的額外損耗。
　　五、減少外圍器件泄漏損耗
　　電源外圍器件（如電容、二極管、電阻）的泄漏電流，會(huì)累積形成額外的待機(jī)損耗，尤其是電容的漏電流，在長(zhǎng)期待機(jī)場(chǎng)景中影響顯著，需針對(duì)性優(yōu)化選型與設(shè)計(jì)。
　　實(shí)操要點(diǎn)：選用低漏電流電容，如陶瓷電容（漏電流遠(yuǎn)低于電解電容），待機(jī)場(chǎng)景避免大量使用電解電容；選用肖特基二極管替代普通二極管，肖特基二極管導(dǎo)通壓降低、漏電流小，可減少續(xù)流環(huán)節(jié)的泄漏損耗；精簡(jiǎn)外圍電路，移除待機(jī)時(shí)無(wú)需工作的器件，避免無(wú)效損耗。
　　六、優(yōu)化電源拓?fù)浣Y(jié)構(gòu)，適配待機(jī)場(chǎng)景
　　不同電源拓?fù)浣Y(jié)構(gòu)的待機(jī)損耗差異顯著，常規(guī)同步DC-DC拓?fù)湓诖龣C(jī)時(shí)，續(xù)流MOSFET仍存在導(dǎo)通損耗，而非同步DC-DC、LDO拓?fù)湓诘拓?fù)載、待機(jī)場(chǎng)景中更具優(yōu)勢(shì)，可根據(jù)場(chǎng)景優(yōu)化拓?fù)溥x型。
　　實(shí)操要點(diǎn)：小功率待機(jī)場(chǎng)景（≤5W），優(yōu)先采用LDO拓?fù)?，LDO結(jié)構(gòu)簡(jiǎn)單、靜態(tài)損耗低，適合低功耗待機(jī)；中大功率場(chǎng)景，選用帶待機(jī)模式的同步DC-DC拓?fù)?，或采用“主拓?fù)?輔助低功耗拓?fù)洹钡慕M合，待機(jī)時(shí)切換至輔助低功耗拓?fù)涔ぷ?；避免選用拓?fù)鋸?fù)雜、待機(jī)損耗高的電源結(jié)構(gòu)（如諧振拓?fù)洌?，除非工作功率需求極高。
　　七、增加待機(jī)休眠控制電路，切斷無(wú)效供電
　　對(duì)于無(wú)需全程保持供電就緒的設(shè)備，可設(shè)計(jì)待機(jī)休眠控制電路，在待機(jī)一段時(shí)間后，切斷非電路的供電，僅保留喚醒電路工作，限度降低待機(jī)功耗，適合物聯(lián)網(wǎng)、便攜式設(shè)備。
　　實(shí)操要點(diǎn)：采用MCU控制電源開(kāi)關(guān)，待機(jī)超時(shí)后，控制MOSFET切斷主電源供電，僅保留喚醒模塊（如按鍵、傳感器）的微功耗供電；選用低功耗喚醒器件，確保喚醒模塊的功耗≤1μA；設(shè)計(jì)完善的喚醒機(jī)制，避免休眠后無(wú)法正常喚醒，平衡低功耗與使用體驗(yàn)。
　　總結(jié)
　　降低電源待機(jī)功耗的邏輯是“源頭控制、按需優(yōu)化、減少無(wú)效損耗”，無(wú)需追求單一方法的效果，結(jié)合多種方法協(xié)同優(yōu)化，既能降低待機(jī)功耗，又能保障電源穩(wěn)定性與使用體驗(yàn)。以上7種方法均無(wú)需復(fù)雜的設(shè)計(jì)功底，可直接落地應(yīng)用——優(yōu)先選用低靜態(tài)電流芯片、開(kāi)啟PSM模式，再結(jié)合拓?fù)鋬?yōu)化、外圍器件選型，即可將待機(jī)功耗降至行業(yè)標(biāo)準(zhǔn)以內(nèi)。工程師在設(shè)計(jì)中，需結(jié)合設(shè)備的待機(jī)需求、功耗預(yù)算，針對(duì)性選擇合適的方法，兼顧能效、成本與可靠性，實(shí)現(xiàn)電源設(shè)計(jì)的化。全文篇幅控制在900字左右，兼顧性與實(shí)操性，貼合企業(yè)網(wǎng)站技術(shù)資料傳播與工程師參考需求。