半導(dǎo)體行業(yè)目前面臨集成電路（IC）制造方法的巨大變革，這一變革旨在不斷提高 IC的性能和密度，可能會(huì)對(duì)設(shè)計(jì)方法產(chǎn)生影響。晶圓代工廠家目前正準(zhǔn)備根據(jù)finFET概念加強(qiáng)使用三維晶體管結(jié)構(gòu)的14nm和16nm工藝，因?yàn)橄啾容^20nm的平面型晶體管，它們可以提供更高的性能。

　　通過(guò)提高載流通道，可從門控的三面對(duì)其進(jìn)行環(huán)繞，從而使門控展現(xiàn)出更強(qiáng)的靜電控制。這克服了導(dǎo)致過(guò)多漏電流的短通道效應(yīng)以及使用大量硅片制造的納米平面型晶體管所產(chǎn)生的其他問(wèn)題。

　　圖1 更好地說(shuō)明了頻率范圍內(nèi)的漏電流控制

　　多層面門控的進(jìn)一步優(yōu)勢(shì)在于單位范圍內(nèi)的驅(qū)動(dòng)電流多于平面型器件單位范圍內(nèi)的驅(qū)動(dòng)電流--相比于平面型器件，在等效門控長(zhǎng)度相同的情況下，使用鰭（Fin）結(jié)構(gòu)高度可創(chuàng)建有效容積更大的通道。這意味著有效性能更好。

　　通過(guò)增強(qiáng)FinFET性能，可在功率預(yù)算給定的情況下實(shí)現(xiàn)比體硅技術(shù)更高的頻率數(shù)。功耗降低源于以下兩個(gè)方面：對(duì)寬型高驅(qū)動(dòng)標(biāo)準(zhǔn)單元的需求降低；以及漏電流量給定情況下，在較低電源電壓下工作的能力。但是，只有改變?cè)O(shè)計(jì)技術(shù)才能完全實(shí)現(xiàn)功耗降低性能。

　　基于標(biāo)準(zhǔn)單元的流程仍是實(shí)現(xiàn)高生產(chǎn)率IC實(shí)施的關(guān)鍵因素。過(guò)去數(shù)十年來(lái)，單元提取鞏固了綜合驅(qū)動(dòng)設(shè)計(jì)流程的基礎(chǔ)，為高度自動(dòng)化的數(shù)字電路實(shí)施提供了基礎(chǔ)，使得小規(guī)模團(tuán)隊(duì)進(jìn)行百萬(wàn)門級(jí)電路設(shè)計(jì)成為可能。晶體管結(jié)構(gòu)的變更以及相關(guān)的布局依賴效應(yīng)即將突破設(shè)計(jì)流程的物理層、單元層和邏輯層之前的清晰接口，這使得設(shè)計(jì)人員在布局電路時(shí)不得不考慮低層特征。但是，通過(guò)增強(qiáng)單元級(jí)別智能化，可以維持標(biāo)準(zhǔn)單元提取的生產(chǎn)率優(yōu)勢(shì)，并且仍然能夠獲得通過(guò)基于finFET的工藝實(shí)現(xiàn)的功率、性能和面積（PPA）優(yōu)勢(shì)。

　　伴隨 finFET而來(lái)的是電路結(jié)構(gòu)因其外形變化而導(dǎo)致的根本性變革（圖 2）。給定工藝的鰭（Fin）結(jié)構(gòu)具有固定的寬度和間距。與平面工藝（可通過(guò)任意量增加晶體管寬度來(lái)提高整體驅(qū)動(dòng)強(qiáng)度，從而改善大型扇區(qū)或高電容總線的性能）相比，finFET的有效寬度只能通過(guò)向晶體管添加更多鰭（Fin）結(jié)構(gòu)才能予以改變。鰭（Fin）結(jié)構(gòu)量化不僅提高模擬和自定義電路設(shè)計(jì)的復(fù)雜度，還對(duì)數(shù)字電路實(shí)施產(chǎn)生微妙而重要的影響。

　　圖2 FinFET vs 平面型晶體管

　　總而言之，基于finFET的流程將從盡可能窄的鰭（Fin）結(jié)構(gòu)間距中受益，因?yàn)檫@將提供更好的密度、靈活性和性能。用于創(chuàng)建鰭（Fin）結(jié)構(gòu)的工藝依賴于化學(xué)性自動(dòng)調(diào)準(zhǔn)技術(shù)，該技術(shù)可以使間距比金屬互聯(lián)的精細(xì)層（M1 和M2）的行間距縮小25%。這些金屬層目前使用兩個(gè)各不相干卻又結(jié)合為一種合成曝光的的光罩繪制，而非使用自我調(diào)準(zhǔn)的工藝?yán)L制。這些金屬層的間距由疊對(duì)誤差確定，因此采用自我調(diào)準(zhǔn)的鰭（Fin）結(jié)構(gòu)形成步驟可實(shí)現(xiàn)較高間距。設(shè)計(jì)用于實(shí)施大部分?jǐn)?shù)字邏輯（將用于基于finFET的 IC）的標(biāo)準(zhǔn)單元時(shí)，需要考慮鰭（Fin）結(jié)構(gòu)與M2間距的不匹配性（通常情況下，鰭（Fin）結(jié)構(gòu)平行于M2 間距）。

　　對(duì)于基于finFET的工藝，鰭（Fin）結(jié)構(gòu)和金屬導(dǎo)線寬間距之間僅存在少數(shù)幾個(gè)能夠產(chǎn)生可行標(biāo)準(zhǔn)單元庫(kù)的有效“齒輪比”,因此需要對(duì)其進(jìn)行設(shè)計(jì)以便使每個(gè)單元都有一個(gè)固定數(shù)量的布線路徑。即便如此，某些組合也會(huì)導(dǎo)致金屬網(wǎng)格不靈活，使其難以承載關(guān)鍵路徑上的單元所需的足夠電流。納米工藝正越來(lái)越多地受到電遷移等效應(yīng)的影響，此類效應(yīng)使通過(guò)強(qiáng)電流的金屬線變細(xì)直至消失，從而縮短了IC 的生命周期。

　　對(duì)于的金屬布線密度，雙掩模的設(shè)計(jì)規(guī)則不僅應(yīng)用于金屬導(dǎo)線寬間距，也應(yīng)用于其寬度。由此產(chǎn)生的結(jié)果是，不能始終繪制更寬的金屬導(dǎo)線來(lái)承載提供高驅(qū)動(dòng)力的單元所需的強(qiáng)電流。某些鰭（Fin）結(jié)構(gòu)數(shù)與金屬導(dǎo)線數(shù)之比允許在電源布線時(shí)更為靈活地使用金屬互連工藝。它們支持在需要時(shí)使用更寬、更具彈性的電源導(dǎo)軌，與此同時(shí)單元的布線路徑數(shù)能夠提供更高的邏輯布線密度以承載功耗。要利用上述結(jié)構(gòu)，需在平時(shí)所了解的傳統(tǒng)布局布線工具的基礎(chǔ)上深入了解標(biāo)準(zhǔn)單元架構(gòu)，布局布線工具旨在預(yù)確定的位置上將標(biāo)準(zhǔn)單位用作為帶有一組I/O 和電源引腳的黑箱子。

　　可以使用其對(duì)內(nèi)部標(biāo)準(zhǔn)單元架構(gòu)的理解并且根據(jù)邏輯需求重新映射單元的工具能夠額外提供充分利用上述新結(jié)構(gòu)所需的靈活性，而無(wú)需徹底重組IC 實(shí)施流程。相同的理解可以幫助其他設(shè)計(jì)流程采用的設(shè)計(jì)變更，從而產(chǎn)生工程變更指令（ECO）。

　　由于設(shè)計(jì)規(guī)則較之以往更具約束性，實(shí)施ECO 變得更為困難，因?yàn)榧幢闶且粋€(gè)小的變更也能導(dǎo)致雙模式層的光罩顏色出現(xiàn)問(wèn)題。整合能夠理解本地標(biāo)準(zhǔn)單元環(huán)境的工具的流程可以更深層次地進(jìn)行設(shè)計(jì)，從而盡可能透明地實(shí)施ECO 。

　　深入了解標(biāo)準(zhǔn)單元的內(nèi)部架構(gòu)將幫助解決因遷移至基于finFET的納米工藝而產(chǎn)生的其他問(wèn)題。由于設(shè)計(jì)人員試圖利用3D晶體管的更高性能并加快時(shí)鐘速度，他們將遭遇更加嚴(yán)峻的易變性挑戰(zhàn)。盡管finFET在某些關(guān)鍵指標(biāo)方面展示的易變性低于平面型晶體管，但是易變性仍是時(shí)序終止的一個(gè)主要障礙，并且跨越標(biāo)準(zhǔn)單元和布線層之間的邊界以多種方式存在。

　　傳統(tǒng)意義上，此類可變性將整合于限制時(shí)鐘速度的保護(hù)頻帶中，阻礙獲取通過(guò) finFET結(jié)構(gòu)實(shí)現(xiàn)的性能收益。更好的分析和更正技術(shù)可以很大程度上恢復(fù)此類性能丟失，從而加快時(shí)鐘速度并使產(chǎn)品在市場(chǎng)上更具競(jìng)爭(zhēng)力。

　　現(xiàn)已證明，14nm和16nm的基于finFET的工藝所采用的雙模式技術(shù)將導(dǎo)致巨大的路徑延遲差異。例如，在調(diào)準(zhǔn)其中一個(gè)用于成像互連模式的光罩時(shí)的微小轉(zhuǎn)換可以提高門控電極和電纜之間的耦合電容，從而使路徑延遲提高。由于整個(gè)光罩的轉(zhuǎn)變將變?yōu)橐恢?，因此與該光罩模式相關(guān)的晶體管的延遲將得以關(guān)聯(lián)-- 更多了解每個(gè)標(biāo)準(zhǔn)單元行為和內(nèi)部連接性的分析工具也會(huì)對(duì)其進(jìn)行考慮。通過(guò)考慮上述關(guān)聯(lián)性并采取更正措施，可以消除對(duì)耦合電容差異的顧慮并提高目標(biāo)時(shí)鐘速度。

　　互連寄生，尤其是基于finFET的工藝中的金屬導(dǎo)線的高抗阻性，也將阻礙時(shí)鐘樹的性能。時(shí)鐘樹使用大量長(zhǎng)距離連接以便使IC 的時(shí)序保持一致。緩沖器插入等傳統(tǒng)技術(shù)將提高能耗。通過(guò)運(yùn)用基本標(biāo)準(zhǔn)單元的知識(shí)，可以執(zhí)行更為智能的時(shí)鐘樹優(yōu)化，提供低偏差時(shí)序信號(hào)，并避免花費(fèi)功耗預(yù)算。

　　降低器件幾何尺寸還可以提高出現(xiàn)因電離輻射而產(chǎn)生的單一事件擾亂的可能性，從而導(dǎo)致結(jié)果不正確以及系統(tǒng)崩潰。在電路環(huán)境下分析單元結(jié)構(gòu)（有可能使用加強(qiáng)版本替換它們）可以降低在出現(xiàn)阿爾法粒子的情況下行為不恰當(dāng)?shù)目赡苄浴?/FONT>